La modulación por desplazamiento diferencial de fase (conocida como DPSK, por las siglas en inglés de Differential Phase Shift Keying), es una forma de modulación digital, donde la información binaria de la entrada esta compuesta en la diferencia entre las fases de dos elementos sucesivos de señalización, y no en la fase absoluta. [1] Se considera una forma no-coherente de PSK y por ello, en la recepción se evita la necesidad de una señal coherente de referencia para la recuperación de la señal portadora. La implementación del receptor es económica, por lo que es de amplio uso en comunicaciones inalámbricas.[2] En los sistemas DPSK, el flujo digital de entrada es codificado de forma diferencial y luego es modulado mediante la PSK binaria
Diagrama de bloques de un modulador DPSK.
El flujo de datos de entrada llega a un circuito lógico que, en la figura, es representado mediante una compuerta XNOR, donde se compara con el bit que ha salido de ella, antes de introducirse a un modulador balanceado donde se ha introducido una portadora representada por 
. El primer bit del flujo de datos no hay con que compararlo y, entonces hace referencia a un bit inicial. La tabla de sincronización muestra la relación entre los datos de entrada y salida comparados por el circuito lógico y la fase en la salida del modulador balanceado. La señal de salida del circuito lógico 
tiene un valor de +V cuando la salida del circuito lógico es 1 y -V cuando es 0. Esta forma de onda rectangular modula la portadora de frecuencia 
.
Tabla de sincronización en el modulador DPSK.
En la tabla de sincronización, el primer bit de datos se compara con el bit de referencia que es un 0 lógico. Si son iguales, la salida XNOR es 1 lógico, de lo contrario la salida será un 0 lógico. El modulador balanceado a su salida produce cuando hay 1 lógico la señal
en la salida, y un 0 lógico produce 
. La alternabilidad de estas señales es la que demuestra que la fase se alterna entre 0° y 180° (
radianes). La señal de salida de modulador balanceado es por tanto: [3]
Diagrama de bloques del demodulador DPSK.
La señal recibida llega al receptor tanto en forma directa como a través de un circuito donde sufre un retardo de un tiempo de un bit. Las dos señales se introducen en el demodulador síncrono o multiplicador y la señal resultante atraviesa un filtro paso bajo.
Diagrama con flujo de datos recuperados.
Suponiendo que no exista atenuación, la señal recibida es exactamente 
. Cuando la señal recibida se multiplica en el demodulador síncrono por la que ha sufrido el retardo de un tiempo de bit, 
, se obtiene a la salida de este demodulador, la señal 
:
La última línea se obtiene mediante el uso de las identidades trigonométricas.
Esta señal pasa por un filtro paso bajo diseñado de modo que elimine todo componente por encima de la frecuencia de la señal portadora, para obtener el producto
. Como se infiere de la última ecuación, para que la señal de salida sea tan grande como sea posible, debe elegirse un tiempo tal que 
. Así, la frecuencia de portadora debe ser elegida de modo que el tiempo de duración de un bit es un número entero de veces de medios ciclos de duración. [3] La tabla de sincronización muestra el flujo de datos recuperado en función de la fase de la señal de entrada.
El esquema DPSK presenta sobre PSK la ventaja de que evita la necesidad de usar una complicada circuitería para generar la portadora local en el receptor. Pero también tiene una desventaja relativa ya que al determinarse un bit en función de la señal recibida en dos sucesivos intervalos de bit, si en uno de ellos hay ruido el sistema no podrá determinar la señal lógica. Por ello, la tasa de error de DPSK es mayor que la de PSK y, de hecho, existe una tendencia a que los errores ocurran en pares. [3]
Esquema de recuperación de la portadora o reloj en el demodulador DPSK.
El flujo de datos recuperados se compara con el que está retrasado por un tiempo de medio bit, en un circuito lógico representado por una compuerta XOR. La frecuencia del reloj que se recupera con este método es igual a la frecuencia con que se reciben los datos. El diagrama adjunto muestra la relación entre los datos y la sincronización del reloj recuperado. También muestra que mientras los datos recibidos contengan una cantidad apreciable de transiciones se mantiene el reloj recuperado, a diferencia de si existieran unos o ceros sucesivos por un periodo prolongado de tiempo. Para evitar que esto suceda, en el transmisor los datos se codifican según un algoritmo predeterminado y se decodifican en recepción para recuperar la señal original.
Diagrama de sincronización en el demodulador DPSK.
Modulador DPSK
. El primer bit del flujo de datos no hay con que compararlo y, entonces hace referencia a un bit inicial. La tabla de sincronización muestra la relación entre los datos de entrada y salida comparados por el circuito lógico y la fase en la salida del modulador balanceado. La señal de salida del circuito lógico tiene un valor de +V cuando la salida del circuito lógico es 1 y -V cuando es 0. Esta forma de onda rectangular modula la portadora de frecuencia .
En la tabla de sincronización, el primer bit de datos se compara con el bit de referencia que es un 0 lógico. Si son iguales, la salida XNOR es 1 lógico, de lo contrario la salida será un 0 lógico. El modulador balanceado a su salida produce cuando hay 1 lógico la señal
en la salida, y un 0 lógico produce . La alternabilidad de estas señales es la que demuestra que la fase se alterna entre 0° y 180° ( radianes). La señal de salida de modulador balanceado es por tanto: [3]Receptor DPSK
. Cuando la señal recibida se multiplica en el demodulador síncrono por la que ha sufrido el retardo de un tiempo de bit, , se obtiene a la salida de este demodulador, la señal : |  |  |
| ![v(t)*v(t-T)*{A^2 \over 2V^2} \bigg [cos 2\pi f_c t+cos 4\pi f_c (t-{T \over 2}) \bigg]](http://upload.wikimedia.org/math/7/1/5/715020cdc5823c58737d528eef77bd22.png) |
Esta señal pasa por un filtro paso bajo diseñado de modo que elimine todo componente por encima de la frecuencia de la señal portadora, para obtener el producto
. Como se infiere de la última ecuación, para que la señal de salida sea tan grande como sea posible, debe elegirse un tiempo tal que . Así, la frecuencia de portadora debe ser elegida de modo que el tiempo de duración de un bit es un número entero de veces de medios ciclos de duración. [3] La tabla de sincronización muestra el flujo de datos recuperado en función de la fase de la señal de entrada.El esquema DPSK presenta sobre PSK la ventaja de que evita la necesidad de usar una complicada circuitería para generar la portadora local en el receptor. Pero también tiene una desventaja relativa ya que al determinarse un bit en función de la señal recibida en dos sucesivos intervalos de bit, si en uno de ellos hay ruido el sistema no podrá determinar la señal lógica. Por ello, la tasa de error de DPSK es mayor que la de PSK y, de hecho, existe una tendencia a que los errores ocurran en pares. [3]
Recuperación de reloj
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